一般情况下，使用 <= ， 为“信号”赋值。信号，是VHDL中基本的寄存器。:=前面，是变量， 是临时的"导线名称"。例如，为了计算a+b+cx:=a+b;y<=x+c;这是级联的两个加法器；x只是中间过程。 y才是我们想要的结果。以上，x和y的定义不同， x 是变量类型的； y是信号类型的。
:=为变量赋值，《=为信号赋值
