紧急求救!!VHDL语言中电子钟设计里clk0<=clk and (not mincor);的作用是什么?

2024-12-12 09:43:07
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回答1:

clk0<=clk and (not mincor);
clk0是一个门控时钟,在输入信号mincor=‘0’的时间段内,clk0信号是与clk同频率同相位的时钟振荡信号,而在输入信号mincor=‘1’的时间段内,clk0=‘0’,无时钟信号产生。

回答2:

把CLK和(非mincor)的逻辑与的结果给clk0
mincor 类似一个开关键
当mincor=0时,process(clk0)运行
当mincor=1时,process(clk0)不运行。