不可综合的语句也很有用 仿真时除了设计本身还可能有一些外围电路的行为需要模拟（这些外围电路不用来综合）这些就可以用不可综合的语句来实现 比编写可综合代码省时间 还可以方便地精确产生某种时序
设计本身包含的一些模块（比如RAM、模拟模块等）在仿真时一般都用不可综合语句建模 综合、布局布线时才加载相关的库
仿真的时候当然是有意义的 如果仿真不通过 你综合出电路时序也不对
Verilog HDL程序不可综合
就是用来写testbench的
而testbench的意义是很重要的，没有他你根本无法验证你的程序逻辑是否正确
内容全部来源于网络收集，如有侵权，请联系网站删除：QQ：24596024