verilog怎么对寄存器和输出口进行默认值的设置?

2024-12-23 04:45:09
推荐回答(2个)
回答1:

实际每个模块我都会写always @(posedge clk or negedge rst)
if(!rst)
begin
xx
end
else
xx
然后每次上电都都rst,没有rst的模块会有个start(其实和rst没啥大区别)来初始化。
实话说每次跑的时候你都不rst的话,心里踏实么。。?

回答2:

基本上在复位之前,默认值都是0(如果没有特别情况的话)
复位之后就看你复位怎么设置的了