Verilog HDL语句中 always后总有一个@ 是什么意思

2024-11-27 21:04:16
推荐回答(2个)
回答1:

@ 表示的是,在@后面的变量发生变化时就执行,always 语句块中的程序,可以看做是用来指明变化量的标志

回答2:

后面价格括号里面放上,语句执行的敏感信号

always@(posedge clk)
begin
。。。。
end
clk就是敏感信号
在时钟上升沿 执行程序