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verilog ISE平台下问题
verilog ISE平台下问题
2025-02-26 00:36:26
推荐回答（1个）
回答1：
dout只声明为output是属于wire型的，只能用于组合逻辑，你此处用于时序逻辑应该同时声明为reg型，如下：output reg [7:0] dout
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