关于verilog中 if else 的问题

2025-01-13 09:45:41
推荐回答(2个)
回答1:

没有其他功能,如果else后不写赋值语句的话这个else写不写都一样,都会综合出带反馈的D触发器,因为到达这条语句时,在其他条件都没满足的条件下寄存器需要保持原值。不过如果你在这个else后给寄存器赋值比如
else sw_state<=1'b0;
就不会有带反馈的D触发器了

回答2:

if(midwdif((wen>midwd)&&(wen希望对你能有所帮助。