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求用verilog语言编写从1开始的十二进制的计数器，急求程序啊

2025-02-24 12:58:24
推荐回答（2个）
回答1：

受长度限制，输关键部分：
always@(posedge clk) begin
if(~rst_n|(cnt==12)) cnt_r <= 4'h1;
else cnt_r <= cnt_r + 1'b1;
end
assign cnt = cnt_r;

回答2：

是VHDL语言吗？

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