Quartus Ⅱ用Verilog HDL语言设计一个八路抢答器,功能仿真,波形完美通过。可是时序仿真出错

2024-12-21 15:03:32
推荐回答(3个)
回答1:

还需要其他信号触发才行

如果你只使用一个start去触发寄存器初始化,需要第二次触发才能初始化成功。

或者,你可以在定义分数寄存器时,先定一个默认值。完成开机初始化。

或者你再引入个clk信号,clk信号负责检测start是否为高电平,然后触发初始化。
引入clk信号后,就是同步复位、异步复位的问题了

回答2:

start信号作为了时钟敏感信号,同时又作为组合逻辑判断信号,这种方式会有时序问题,建议不要讲start信号作为时钟沿敏感信号,采用其他方式。

回答3:

把代码发上来吧,帮你看看