inital往往闷拆就是在仿真中初始化状态使用蚂余枣,比如说你用verilog写了个简单的时序逻辑,需要有时钟信号,在编写仿真语句时,你可以初始化时钟信号为0,而always语句的用法如下:always@(a or b or c),在always中条件满足时,执行always以下语句,这里是当a或b或c变换毁含时,则执行下面语句.这里只是简单的解释,inital和always有很多功能跟用法,你自己多用,就明白了
官方的解释你可以在百度上搜搜，日常使用中，initial多用在仿真的时此蚂候给信号赋初值，综合之后在系统里跑其实是无效的，因为实际上是不可能对电路中的信号给轿行定值的；always其实也可闭扒哗以相当于C中的while，只要条件满足就总是执行，而每个always都是并行的，所以你可以同时对多种信号进行操作。
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