高手帮忙看下这个Verilog程序的小问题在哪。。

2024-12-28 21:00:58

推荐回答（4个）

回答1：

没有触发器或者寄存器能与你声明的clr_count匹配，原因可能是FPGA里面没有双时钟驱动的触发器，这个我也没见哪个器件支持过，所以改为单时钟驱动的就行了。
另外，你既然是上升沿触发，~clk1hz的条件就不可能触发，改为单时钟驱动时，这个要注意。

回答2：

首先。你的程序，clk2hz需要一个复位吧，当上电复位后，付给它一个值，0也好1也好，他才能在POSEDGE CLK1HZ的时候翻转啊

回答3：

clk2hz没有初值

回答4：

你设定的clk2hz只是内部的寄存器型，当clk1hz上升沿到来时，clk2hz取反。可是clk2hz初值是什么？你也没连接到端口上。。不太懂，求解。。