如果不对寄存器进行任何赋值操作的话，其值是未知，在Verilog中用x表示；
就像线网类型默认的初始值是高阻， 在Verilog中用z表示。
举个例子吧：
reg A;
always @( posedge CLK or negedge RSTn )
if(!RSTn) begin A <= 1'b0; end //如果有这个异步复位那么，上电复位，寄存器初值0，反之没 有这一句就是x，所以写程序是最好异步复位时，将寄存器赋一个默认值。
else
begin
.....................
end
fpga上电复位，寄存器初值0
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