Verilog always@(posedge CPor negedge CR)if(~CR) Q=0;...何意

2024-11-30 06:58:01
推荐回答(2个)
回答1:

1:因为CP是上升沿,而CR下降沿触发则说明是 异步清零。
2:我认为是表示下降沿到来时Q=0。
不过主要看你描述的是数据锁存器还是数据寄存器。前者由电平信号控制,后者由时钟信号控制。

回答2:

这个语法对应的语义就是:
CR=0时复位:输出Q=0,CR处于低电平时,Q=0。
CR也可以定义为高有效,这么写:(posedge CP or posedge CR)。