首页
51问答网
>
verilog状态机中的一个状态执行时间问题
verilog状态机中的一个状态执行时间问题
2024-12-27 20:01:59
推荐回答（2个）
回答1：
你在always中的触发条件是clk吧，然后在设计中有字段currentstate <= nextstate；吧,这样相当于插入一个触发器，故要再延迟一个clk。
回答2：
听不懂 看看你代码
相关问答
最新问答
哪位大侠能帮我算下今年2011年领结婚证的好日子！ 男：阳历1982年03月09日 女：阳历1985年10月01日
系统启动不正常
从北京站到北京簋街小吃街怎么走?
装假牙多久换一次
在民事案件和解协议书签字后，我又找到新的证据，足以推翻原证据，可申诉在省高院被驳回，
我是平安保险，每年缴纳5000已经交了3年，请问退保的话可以退还多少钱
河南省开封汽车运输总公司九公司怎么样？
AMD Phenom(羿龙) 8600 三核
小品求求你台词
如果现在有一份高薪工作摆在你面前，却不能实现自我价值，你会选择吗？
