用verilog写的50M分频0.5HZ和1KHZ testbench也写了,用modelsim仿真 输出却没有波形,只有50M和reset信号

2024-12-23 04:13:47
推荐回答(3个)
回答1:

因为50M和1k相差悬殊,你要把仿真时序图的尺寸调的很大,才能看见1k的震荡。

回答2:

看着都觉得蛋疼,建议使用PLL不然就算对了相移很严重的,并且抖动很厉害,不稳定。以上有什么问题可以继续追问

回答3:

CNT计数器怎么能为1呢???仔细检查一下代码