Error (10170): Verilog HDL syntax error at Verilog1.v(10) near text "["; expecting ";",

2024-12-20 13:50:23
推荐回答(3个)
回答1:

这种错误一般要提供整个程序,单凭这几行无法判断错在哪里,根据本人经验,这个是最低级的错误,某句代码后面少了一个“;”。

回答2:

使用变量的方式不对,如果用temp,定义时是input [32:1] temp,调用是是temp[32:1]=iSW[32:1]^‘b0;这样就对了

回答3:

问问题之前能自己先想一下很好。
提示第10行发生了错误,具体是哪一行?
“[32:1]iSW”是什么意思?
这些代码是你自己写的吗?
还有,“'b0”这种写法不对,应该是例如“1'b0”这种格式。