verilog 中module可以用同样的名字,不同的参数么?

2024-12-25 15:55:40
推荐回答(2个)
回答1:

不可以!

后来调用的时候,仿真器,综合器都不知道,调用的是哪一个“模块a”。

回答2:

不可以的,但可以通用的。
比如调用时可以这样处理:
wire [3:0] x;
wire [7:0] y;
wire [7:0] z;
assign z = {4'd0, x};
a a1 (.in(z));
a a2(.in(y));