你要是不懂VHDL，想偷懒，其实也有个办法，在QuestusII->FILE->Creat-> （这个好像不确定，忘了，反正在FILE里有找吧）有个把VHDL转换成verilog的功能~~
你的就是个VGA的驱动时序，很简单，懒得再写了，我博客曾经写过，你自己去看吧http://hi.baidu.com/nisonhou/blog/item/34e6e367f0889d30ab184cab.html
