modula cnt10(co,q,clk,0.s,cn,d)；
outptut[3:0]q; //计数输出端
output co；//进位信号
input clk,r,s,en;
input[3:U]d://预置数数据端
reg[3:0] q;
reg co;
always@(posedge clk) 即数端和使能端
if(r)
begin q=0; end
else
begin
if(s)
begin q=d; end
else
if(en)
begin
q=q+1;
if(q== 4'b1111)
begin co=1; end
else
begin co=0: end
end
else
begin q=q;end
end
endmodule
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