用VHDL编程时总是出现这样的错误

2024-12-22 15:46:12

推荐回答（2个）

回答1：

这样书写造成了并列结构的冲突
改成如下形式
begin
if(clk'event and clk='1')then

if(secon=60)then

secon:=0;
else
secon:=secon+1;

end if;
end if；
return secon;

希望能帮到你

end second;

回答2：

你的process()里面加的敏感词跟clk一样不一样？
一个process里面只能有一个上升沿判断。
我的跟你的问题一样，但是我的是一个achiture里面有好多个process，两个不一样的时钟也会出现这种问题，但是到现在也没有想到要怎么解决=。=
还是在编程中尽量避免出现两个上升沿判断比较好。