布局布线应该是xilinx FPGA的，不用手动进行，，如果你只是实现一些简单的功能，利用xilinx ISE的开发工具就是直接双击implement，就会完成，但是可以手动设置一些参数，比如速度优先、性能优先等。
真正将你的HDL代码变为可用的电路过程如下：
xilinx的步骤synphysize（综合） translate（注译），map（映射），和place and route（布局布线）
altera的步骤为complie（编译）synphysize（综合） fitter（布线）
综合以后生成的就为网表文件。这个文件只是一个电路的雏形，经过translate，map，place and route（布局布线）就会和你的FPGA芯片中的结构一一对应起来，这些都是ISE自己完成的不需要你的参与，当然你可以进行约束你写的模块的位置。
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