verilog 中begin 和end 的详细用法

1、首先，在项目上右键，点击New Source创建新的代码文件。

2、选择User Document创建自定义的文本文件，文件名和后缀随意。

3、创建好后，在下方切换到Files面板，双击打开该文件，按照自己喜欢的形式输入数据。

4、数据文件写好后，在项目上右键，点击New Source，接着选择Verilog Test Fixture，输入文件名并继续，选择待测模块，接着创建文件。

5、双击打开该文件，看到待测试模块输入对应了一些reg寄存器类型，输出部分对应了一些wire类型。添加两个parameter常量，接着添加计数变量J用于for循环，添加一个向量数组用于存放文件读取的数据。

6、如图是程序自动生成的实例化和连接待测模块的代码，在下面的initial begin ... end之间编写测试代码就可以了。

1、输入字母b，点击tab键，就得到：\begin{frame}，\end{frame}。

2、然后继续点击tab键，可以在不同的环境间切换。

3、想要输入：\begin{cases}；\end{cases}，上面的切换明显太费劲。其实，输入bc，就能够直接得到这个环境。

4、继续点击tab键，将在以c开头的环境中切换。

5、输入bca，将不会得到别的环境。

6、输入bce，将得到center环境。但是后面还有别的环境可以切换

7、输入bfi，得到figure环境。

verilog 中 begin -- end 用法就是一个模块的起始和结束的标记

在 verilog 中，
begin -- end 就是一个模块 （相当于 C语音的一段程序）的起始和结束的标记。
非常类似于 C语言中的 大括号 （{……}）。

例如：每一个 always 模块，都需要有 begin -- end 来确定起始和结束。
always @ (敏感项)
begin
......
end
分支语句 if~else、case，每一个模块都需要 begin -- end 来确定起始和结束。
case({a,b,c})
3'b000:
begin
sum=0;
cout=0;
end
3'b010:
begin
sum=1;
cout=0;
end
3'b100:
begin
sum=1;
cout=0;
end
……
endcase

每个always块，必须要有begin end
其它如if~else、case的分支语句，超过一句的也都要有begin end

多找几个例程看一下就懂了

就相当于一个C语言中的大括号。