Verilog HDL程序有个问题,希望大虾帮忙解决下Error (10119): Verilog HDL Loop Statement error

2024-12-22 21:12:33
推荐回答(3个)
回答1:

先不说你这个问题。
既然你是用原理图做出来了,那就是说你是想硬件实现喽。
这样的话,这些行为模型是不行的。
这玩意不能变成硬件。
always里不能嵌套forever。

回答2:

仿真可以,硬件实现应该是综合不了的
还有就是按错误提示,repeat次数应该是整数,也就是stic应该是integer型

回答3:

求原理图,有的话发一下啊