verilog 中编译为什么会出现expecting an identifier,or"endmodule",or a parallel statement

2025-01-06 11:13:44
推荐回答(2个)
回答1:

很有可能是module中在结尾处没有endmodule,或者是你前一个begin end没有成对出现,对着代码,检查下

回答2:

就是你这个程序没写完 还差一个 endmodule 这个和最前面的 module 组成一个程序逻辑 相当于跟计算机说了一声over了一样