xilinx的软件在生成的RTL级的硬件图，是基于它的slice结构的。它好像可以看这个子模块之间的连接的。当然我这里说的子模块是在顶层描述中例化的子模块。你要看顶层中各个信号的关系，我建议你最好仿真一下。还有就是Altera公司的quartusII软件它生成的RTL框图，可以说是更接近于硬件的实际情况的。你可以看看。希望对你有帮助。
就是用那个ViewRTL，你不要全打开，那么细节的不仅没有必要，而且谁也看着费劲。
一般打开RTL时候都是一个Top模块，你双击哪个模块，才会给你看内部的下一层模块，直到你打开到最小原件级。
额 这个确实没有太好的办法，对设计硬件的用的软件，是不能强求的。
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