闩锁效应的原理分析

Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。
以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通（通常情况下是PNP比较容易触发起来），VDD至GND（VSS）间形成低抗通路。之后就算外界干扰消失，由于两三极管之间形成正反馈，还是会有电源和地之间的漏电，即锁定状态。Latch up由此而产生。
产生Latch up 的具体原因
1. 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。
2. 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。
3. ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。
4.当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。
5. Well 侧面漏电流过大。
防止Latch up 的方法：
1.在基体（substrate)上改变金属的掺杂，降低BJT的增益
2.避免source和drain的正向偏压
3.增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路
4. 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止载流子到达BJT的基极。如果可能，可再增加两圈ring。
5. Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。
6.使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能
7.除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。
8. I/O处尽量不使用pmos(nwell)
COMS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大这种效应就是锁定效应。当产生锁定效应时，COMS的内部电流能达到40mA以上，很容易烧毁芯片。
防御措施：
1）在输入端和输出端加钳位电路，使输入和输出不超过规定电压。
2）芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压。
3）在VDD和外电源之间加限流电阻，即使有大的电流也不让它进去。
4）当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启COMS电路的电源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭COMS电路的电源。