verilog语法问题，大家帮忙看看！

2024-12-12 10:00:16

推荐回答（2个）

回答1：

always@（posedge clk）
reg<= 1;

回答2：

1、always 块中如果你用的是组合逻辑，就是于clk无关的逻辑块，那么这个<=是有问题的，应该用=就可以了
但是如果你是时序逻辑，那么<=是没问题的，你这里没指明，所以我只能推测一下。
2、最好不要用敏感的变量名，reg 是寄存器型变量的名字，所以不要拿他来做变量名。
3、为了避免代码编译以及读代码的人的误会，最好把16位数据写清楚16‘b0000000000000001，写成SIZE'b1是有问题的。parameter不能这样定义位宽。
4、如果你把有问题的代码段截取下来，还有错误的提示一起给我们参考，或许可以更快的给你找到问题所在。