If 和case语句是VHDL里边两个非常重要的语句，如何用好她们来描述逻辑电路和时序电路是学会VHDL编程重要的一步。if 和 case语句有一定的相关性，也有一定的区别。相同的地方是他们可以实现几乎一样的功能。下面主要介绍一下她们之间的区别。
If 语句每个分支之间是有优先级的，综合得到的电路是类似级联的结构。Case语句每个分支是平等的，综合得到的电路则是一个多路选择器。因此，多个if elseif语句综合得到的逻辑电路延时往往比case语句要大。一些初学者在一开始往往喜欢用if elsif语句，因为这种语法表达起来更加直接，但是在运行速度比较关键的项目中，使用case语句的效果会更好。
SELECT'PriceCategory'=CASEWHENpriceISNULLTHEN'Notyetpriced'WHENprice=10andprice<20THEN'CoffeeTableTitle'ELSE'Expensivebook!'END先说下，case要和end一块用。从上面可以看出,case里用的是whenthen形式，从整个caseend来看，它是从自己的多个语句中择一输出结果。如果是把when看成if，就好理解多了，if语句就像是筛子里的石子，而caseend就是筛子，只会允许一个符合它网眼大小的石头出去，并且会将这个石子打包成一个可用的表达式。
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