verilog中assign a=b;如果b=z,a如何变化?

2025-04-03 06:13:14
推荐回答(3个)
回答1:

b=z是阻塞赋值,这在电路上基本就是没有什么延迟的一根导线了。
Assign a=b assign是用于组合逻辑的持续性的赋值,一般用于wire,也相当于一根导线了,不过是有门延迟的。

回答2:

如果都是组合逻辑的话,只是相当于给z改了个名字而已。a跟z相同的变化。

回答3:

a不变,因为你对变量b赋值,而没有对变量a赋值