设计一个8位比较器，用VHDL语言编，求大神指教，急求！！

下面是CD4585的VHDL描述，CD4585是一个可以级联的4位数值比较器。你可以改一下描述就变成8位的了：
LIBRARY IEEE；
USE IEEE.Std_logic_1164.ALL；
ENTITY cd4585 IS
PORT (a_g_b，a_e_b，a_l_b：IN Std_logic；
a，b：IN Std_logic_vector (3 DOWNTO0)；
a_greater_than_b：OUT Std_logic；
a_equal_to_b：OUT Std_logic；
a_less_than_b：OUT Std_logic) ；
END cd4585；
ARCHITECTURE arch_4585 OF cd4585 IS
SIGNAL y：Std_logic_vector (2 DOWNTO0)；
BEGIN
y <= ″100″ WHEN (a > b OR (a = b AND a_g_b = ′1′)) ELSE
″010″ WHEN (a = b AND a_e_b = ′1′ ) ELSE
″001″ WHEN (a < b OR (a = b AND a_l_b = ′1′ )) ELSE
″000″；
a_greater_than_b <= y(2)；
a_equal_to_b <= y(1)；
a_less_than_b <= y(0)；
END arch_4585；
上面的描述中，有很多符号是在全角状态下键入的，你需要将其改成半角字符才能通过编译。