library ieee;
use ieee.std_logic_1164.all;
entity yufei is
port(a,b:in std_logic;
c:out std_logic);
end entity;
architecture art of yufei is
begin
c<=not(a and b);
end art;
这个。。。本人用的是verilog
就写个门 一条语句搞定
c<=not(a and b);
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