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EDA VHDL 语言 quartusII数字钟设计 求哪位大神写一下
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EDA VHDL 语言 quartusII数字钟设计 求哪位大神写一下谢谢了
2024-12-01 08:40:28
推荐回答（1个）
回答1：
触发条件就是七个输入端都‘or’起来。^_^ 判断的时候计算他们当中为‘1’的有几个。多于四，就输出‘1’。少于四就输出‘0’。
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