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在verilog语言中x_t[1:0]<={x_t[0],x};d_t[1:0]<={d_t[0],d_x};该怎么样理解
在verilog语言中x_t[1:0]<={x_t[0],x};d_t[1:0]<={d_t[0],d_x};该怎么样理解
2025-02-26 05:44:25
推荐回答（1个）
回答1：
x_t[0],x 两个一位数据 放到x_t[1:0] 中
d_t[0],d_x 两个一位数据 放到xd_t[1:0] 中
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