Verilog 阻塞赋值与非阻塞赋值比较

2024-12-17 09:28:17
推荐回答(2个)
回答1:

你画的图第一个(阻塞赋值)是错的,第二个(非阻塞赋值)是对的。第一个只会产生一个寄存器。因为,Qa在时钟上升沿取D的值后,Qb会马上取Qa的值,相当于Qa和Qb是直接相连的。这两个过程中,将不会产生寄存器。

回答2:

直接运行软件仿真下不就可以了?!
阻塞赋值与非阻塞赋值相比,就是阻塞赋值输出不延迟,而且是顺序执行;而非阻塞赋值延迟一个时钟周期,并且是并发执行的,仅此而已。。